MOS管最明顯的特征是開關特征好，因而被普遍使用在需求電子開關的電路中，常見的如開關電源和馬達驅動，也有照明調光。即興在的MOS驅動，有幾個特殊的要求。

1.低壓使用：當應用5V電源，這時辰如其應用傳統的圖騰柱構造，鑒于三極管的be有0.7V左右的壓降，導致現實終極加以在gate上的電壓除非4.3V。這時辰，咱們選用標稱gate電壓4.5V的MOS管就在必然的風險。同一的問題也產生在應用3V或者其他低壓電源的場所。

2.寬電壓使用：輸入電壓并不是一個恒定值，它會跟隨時期或者其他要素而變動。這個變動導致PWM電路供給MOS管的驅動電壓是不固定定的。

為了讓MOS管在高gate電壓下安全，很多MOS管內置了固定壓管強行限度局限gate電壓的幅值。在這種情況下，當供的驅動電壓超度過固定壓管的電壓，就會伸起較大的動態功耗。

同步，如其簡略的用電阻分壓的規律下降gate電壓，就會涌現輸入電壓比較高的時辰，MOS管任務良好，而輸入電壓下降的時辰gate電壓不可，伸起導通不夠到底，從而增添功耗。

3.雙電壓使用：在一些把持電路中，邏輯有些應用類型的5V或者3.3V數字電壓，而功比值有些應用12V甚至更高的電壓。兩個電壓選擇共位置式連接。

這就提出一個請求，需求應用一個電路，讓低壓側能行有效的把持壓服側的MOS管，同步壓服側的MOS管也同一見面對1和2中提到的問題。

在這三種情況下，圖騰柱構造無法滿意出口請求，而很多即興成的MOS驅動IC，如同也沒有包含gate電壓限度局限的構造。

遂我設計了一個對立通用的電路來滿意這三種要求。

電路圖如次：

這邊我只針對NMOS驅動電路做一個簡略辨析：Vl和Vh區別是低端和高端的電源，兩個電壓可以是相通的，只是Vl不應當超度過Vh。Q1和Q2結合了一個反置的圖騰柱，用來實即興割裂，同步確保兩只驅動管Q3和Q4不會同步導通。R2和R3供了PWM電壓基準，經過轉變這個基準，可以讓電路任務在PWM記號波形比較峭拔的位置。Q3和Q4用來供驅動電流動，鑒于導通的時辰，Q3和Q4對立Vh和GND最低都除非一個Vce的壓降，這個壓降通常除非0.3V左右，大大低于0.7V的Vce。R5和R6是反饋電阻，用于對gate電壓舉行采樣，采樣后的電壓經過Q5對Q1和Q2的基極發出一個激烈的負反饋，從而把gate電壓限度局限在一個有限的數值。這個數值可以經過R5和R6來調整。

最末，R1供了對Q3和Q4的基極電流動限度局限，R4供了對MOS管的gate電流動限度局限，也執意Q3和Q4的Ice的限制。需要的時辰可以在R4上面并聯加以速電容。這個電路供了如次的特征：

1，用低端電壓和PWM驅動高端MOS管。

2，用小幅度的PWM記號驅動高gate電壓要求的MOS管。

3，gate電壓的峰值限度局限

4，輸入和輸出電流限度局限

5，經過應用合適的電阻，可以達成很低的功耗。

6，PWM記號反相。NMOS并不需求這個特征，可以經過前置一個反相器來解決。在設計便攜式裝備和無線出品時，提高出品機能、延年益壽電池任務時期是設計人員需求面臨的兩個問題。DC-DC替換器物有效力高、出口電流動大、動態電流動小等優點，異常適合于為便攜式裝備供電。眼前DC-DC替換器設計技術發展首要趨勢有：

(1)高頻化技術：跟隨開關頻比值的提高，開關改換器的體積也隨之減少，功比值密度也獲得大幅提升，動態相應獲得改革。小功比值DC-DC替換器的開關頻比值將上升到兆赫級。

(2)低出口電壓技術：跟隨半半導體創造技術的不斷發展，微處置器和便攜式電子裝備的任務電壓越來越低，這將求未來的DC-DC改換器能行供低出口電壓以服微處置器和便攜式電子裝備的請求，這些技術的發展對電源chip電路的設計提出了更高的請求。

率先，跟隨開關頻比值的不斷提高，對開關元件的機能提出了很高的請求，同步務必具有響應的開關元件驅動電路以確保開關元件在高達兆赫級的開關頻比值下正常任務。其次，對電池供電的便攜式電子裝備來說，電路的任務電壓低(以鋰電池為例，任務電壓2.5～3.6V)，故此，電源chip的任務電壓較低。

MOS管具有很低的導通電阻，耗損能量較低，在眼前流動行的高效DC-DCchip中多選擇MOS管作為功比值開關。只是鑒于MOS管的寄生電容大，一般情況下NMOS開關管的柵極電容高達幾十皮法。這對設計高任務頻比值DC-DC轉換器開關管驅動電路的設計提出了更高的請求。

在低電壓ULSI設計中有多種CMOS、BiCMOS選擇自舉升壓構造的邏輯電路和作為大容性負載的驅動電路。這些電路能行在低于1V電壓供電環境下正常任務，而且能行在負載電容1～2pF的環境放工作頻比值能行達成幾十兆甚至上百兆赫茲。本文正是選擇了自舉升壓電路，設計了一種具有大負載電容驅動能力的，符合于低電壓、高開關頻比值升壓型DC-DC替換器的驅動電路。電路基于SamsungAHP615BiCMOS工藝設計并經度過Hspice仿真驗證，在供電電壓1.5V，負載電容為60pF時，任務頻比值能行達成5MHz以上。

自舉升壓電路

自舉升壓電路的規律圖如圖1所示。所謂的自舉升壓規律執意，在輸入端IN輸入一個方波記號，使用電容Cboot將A點電壓抬升至高于VDD的電平，這么就可以在B端出口一個與信號輸入反相，且高電平高于VDD的方波記號。具體任務規律如次：

當VIN為高電平時，NMOS管N1導通，PMOS管P1截止，C點電位為低電平。同步N2導通，P2的柵極電位為低電平，則P2導通。這就使得此刻A點電位約為VDD，電容Cboot兩端電壓UC≈VDD。鑒于N3導通，P4截止，因而B點的電位為低電平。這段時期稱為預充電周期。

當VIN變為低電平時，NMOS管N1截止，PMOS管P1導通，C點電位為高電平，約為VDD。同步N2、N3截止，P3導通。這使得P2的柵極電位升天，P2截止。此刻A點電位等同C點電位加以上電容Cboot兩端電壓，約為2VDD。同時P4導通，故此B點出口高電平，且高于VDD。這段時期稱為自舉升壓周期。

現實上，B點電位與負載電容和電容Cboot的大小關于，可以依據設計需求調理。具體相干將在紹介電路具體設計時仔細議論。在圖2中給出了輸入端IN電位與A、B兩點電位相干的表圖。

驅動電路構造

圖3中給出了驅動電路的電路圖。驅動電路選擇Totem出口構造設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。

本驅動電路的設計思惟是，使用自舉升壓構造將上拉驅動管N4的柵極(B點)電位抬升，使得UB>VDD+VTH，則NMOS管N4任務在線性區，使得VDSN4大大減少，終極可以實即興驅動出口高電平達成VDD。而在出口低電平時，下拉驅動管自己就任務在線性區，可以確保出口低電平位GND。故此無需增添自舉電路也能達成設計請求。

思索到此驅動電路使用于升壓型DC-DC替換器的開關管驅動，負載電容CL很大，一般能達成幾十皮法，還需求進一步增添出口電流動能力，故此增添了晶體管Q1作為上拉驅動管。這么在輸入端由高電平變為低電平時，Q1導通，由N4、Q1同步供電流動，OUT端電位神速上升，當OUT端電位上升到VDD-VBE時，Q1截止，N4持續供電流動對負載電容充電，直到OUT端電壓達成VDD。

在OUT端為高電平間，A點電位會鑒于電容Cboot上的電荷走漏等緣故而降落。這會使得B點電位降落，N4的導通性降落。同步鑒于同一的緣故，OUT端電位也會有所降落，使出口高電平不能保全在VDD。為了防備這種即興象的涌現，又增添了PMOS管P5作為上拉驅動管，用來添補OUT端CL的走漏電荷，護持OUT端在全部導通周期內為高電平。

驅動電路的傳輸特征瞬態相應在圖4中給出。就中(a)為上升沿瞬態相應，(b)為降落沿瞬態相應。從圖4中可以看出，驅動電路上升沿顯著分為了三個有些，區別對應三個上拉驅動管起主干作用的時間。1階段為Q1、N4協同作用，出口電壓神速抬升，2階段為N4起主干作，使出口電平達成VDD，3階段為P5起主干作用，護持出口高電平為VDD。同時還可以縮短上升時期，降落時期滿意任務頻比值在兆赫茲級以上的請求。

需求注重的問題及仿真結實

電容Cboot的大小實在定

Cboot的最小值可以比照以下方法確定。在預充電周期內，電容Cboot上的電荷為VDDCboot。在A點的寄生電容(計為CA)上的電荷為VDDCA。故此在預充電周期內，A點的總電荷為Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A}(1)B點電位為GND，故此在B點的寄生電容Cpar上的電荷為0。

在自舉升壓周期，為了使OUT端電壓達成VDD，B點電位最低為VB=VDD+Vthn。故此在B點的寄生電容Cpar上的電荷為Q_{B}=(V_{DD}+V_{thn})Cpar

(2)疏忽MOS管P4源漏兩端壓降，此刻Cboot上的電荷為VthnCboot，A點寄生電容CA的電荷為(VDD+Vthn)CA。A點的總電荷為QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A}

(3)同步依據電荷守恒又有Q_{B}=Q_{A}-Q_{A2}

(4)概括式(1)～(4)可得C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A}

(5)從式(5)中可以看出，Cboot隨輸入電壓變小而變大，而且隨B點電壓VB變大而變大。而B點電壓徑直影響N4的導通電阻，也就影響驅動電路的上升時期。故此在現實設計時，Cboot的取值要大于式(5)的計算結實，這么可以提高B點電壓，下降N4導通電阻，減少驅動電路的上升時期。P2、P4的尺寸問題將公式(5)重行整頓后得：V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar}

(6)從式(6)中可以看出在自舉升壓周期內，A、B兩點的寄生電容使得B點電位下降。在現實設計時為了獲得合適的B點電位，除了增添Cboot大小外，要放量減少A、B兩點的寄生電容。在設計時，預充電PMOS管P2的尺寸盡可能性的取小，以減少寄生電容CA。而對B點的寄生電容Cpar來說，首要是上拉驅動管N4的柵極寄生電容，MOS管P4、N3的源漏極寄生電容只占一小有些。咱們在前面的辨析中疏忽了P4的源走電壓，故此設計時將放量的加以大P4的寬長比，使其在自舉升壓周期內的源走電壓很小可以疏忽。只是P4的尺寸以不能太大，要確保P4的源極寄生電容遠遠小于上拉驅動管N4的柵極寄生電容。

阱電位問題

如圖3所示，PMOS器件P2、P3、P4的N-well連接到了自舉升壓節點A上。這么做的目標是，在自舉升壓周期內，防備他們的源/漏--阱結導通。同時這還可以防備在源/漏--阱正偏時發出由寄生SRC伸起的閂鎖即興象。

上拉驅動管N4的阱偏置電位要接到它的源極，最好不要徑直接地。這么做的目標是消除襯底偏置效應對N4的影響。

Hspice仿真驗證結實

驅動電路基于SamsungAHP615BiCMOS工藝設計并經度過Hspice仿真驗證。在表1中給出了電路在兩樣任務電壓、兩樣負載環境下的上升時期tr和降落時期tf的仿真結實。在圖5中給了電路任務在輸入電壓1.5V、任務頻比值為5MHz、負載電容60pF環境下的出口波形。結合表1和圖5可以看出，此驅動電路能行在任務電壓為1.5V，任務頻比值為5MHz，而且負載電容高達60pF的環境下正常任務。它可以使用于低電壓、高任務頻比值的DC-DC替換器中作為開關管的驅動電路。

定論：本文選擇自舉升壓電路，設計了一種BiCMOSTotem構造的驅動電路。該電路基于SamsungAHP615BiCMOS工藝設計，可在1.5V電壓供電環境下正常任務，同時在負載電容為60pF的環境下，任務頻比值可達5MHz以上。