毛刺現象的消除方法>>深圳市永阜康電子有限公司

在FPGA的設計中，毛刺現象是長期困擾電子設計工程師的設計問題之一, 是影響工程師設計效率和數字系統設計有效性和可靠性的主要因素。由于信號在FPGA的內部走線和通過邏輯單元時造成的延遲,在多路信號變化的瞬間，組合邏輯的輸出常常產生一些小的尖峰，即毛刺信號，這是由FPGA 內部結構特性決定的。毛刺現象在FPGA的設計中是不可避免的，有時任何一點毛刺就可以導致系統出錯,尤其是對尖峰脈沖或脈沖邊沿敏感的電路更是如此。

　　因此，克服和解決毛刺問題對現代數字系統設計尤為重要。本文從FPGA的原理結構的角度探討了產生毛刺的原因及產生的條件，在此基礎上，總結了多種不同的消除方法，在最后結合具體的應用對解決方案進行深入的分析。

工具/原料

D觸發器
系統的啟動信號、控制信號、握手信號
觸發器的清零信號(CLEAR)、預置信號(PRESET)、時鐘輸入信號(CLK)或鎖存器的輸入信號

方法/步驟

1利用冗余項法

　　利用冗余項消除毛刺有2種方法：代數法和卡諾圖法，兩者都是通過增加冗余項來消除險象，只是前者針對于函數表達式而后者針對于真值表。以卡諾圖為例，若兩個卡諾圓相切，其對應的電路就可能產生險象。因此，修改卡諾圖，在卡諾圖的兩圓相切處增加一個圓，以增加多余項來消除邏輯冒險。但該法對于計數器型產生的毛刺是無法消除的。
2采樣法

　　由于冒險多出現在信號發生電平跳變的時刻，即在輸出信號的建立時間內會產生毛刺，而在保持時間內不會出現，因此，在輸出信號的保持時間內對其進行采樣，就可以消除毛刺信號的影響，常用的采樣方法有2種:一種使用一定寬度的高電平脈沖與輸出相與，從而避開了毛刺信號，取得輸出信號的電平值。這種方法必須保證采樣信號在合適的時間產生，并且只適用于對輸出信號時序和脈沖寬度要求不嚴的情況。另一種更常見的方法叫鎖存法，是利用D觸發器的輸入端D對毛刺信號不敏感的特點，在輸出信號的保持時間內，用觸發器讀取組合邏輯的輸出信號。由于在時鐘的上升沿時刻，輸出端Q=D，當輸入的信號有毛刺時，只要不發生在時鐘的上升沿時刻，輸出就不會有毛刺。這種方法類似于將異步電路轉化為同步電路，實現簡單，但同樣會涉及到時序問題。
3吸收法

　　由于產生的毛刺實際上是高頻窄脈沖，故增加輸出濾波，在輸出端接上小電容C就可以濾除毛刺。但輸出波形的前后沿將變壞，在對波形要求較嚴格時，應再加整形電路，該方法不宜在中間級使用。
4延遲法

　　因為毛刺最終是由于延遲造成的，所以可以找出產生延遲的支路。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。但有時隨著負載增加，毛刺會繼續出現，而且，當溫度變化，所加的電壓變化或要增加邏輯門時，所加的延遲是不同的，必須重新設計延遲線，因而這種方法也是有局限性的。而且采用延遲線的方法產生延遲會由于環境溫度的變化而使系統可靠性變差。
5硬件描述語言法

這種方法是從硬件描述語言入手，找出毛刺產生的根本原因，改變語言設計，產生滿足要求的功能模塊，來代替原來的邏輯功能塊。一個3位計數器可能會在011到100和101到110發生跳變時產生毛刺，究其原因是因為一次有2位發生跳變，可以采用VHDL語言對計數器編寫如下，產生的計數模塊代替原來普通的計數器。